Fabrício Mainenti
RedatorO IMEC acaba de atualizar seu roteiro para semicondutores, e a informação mais impressionante é uma data: 2038. Esse é o ano em que, segundo este centro de pesquisa belga, a indústria começará a produzir circuitos integrados de classe 3 com dimensões de angstrom (0,3 nanômetro).
Esta não é a primeira vez que discutimos esse marco; há pouco mais de um ano, analisamos um slide do IMEC no Xataka que previa esse salto para 2035. A nova previsão o adia em três anos, mas, em contrapartida, nos oferece algo muito mais valioso: como chegar lá.
Porque, para atingir 0,3 nm, simplesmente aprimorar a fotolitografia não é suficiente. O IMEC afirma que o espaçamento entre os contatos de polissilício, a distância mínima entre os transistores que por décadas tem sido o principal indicador de progresso tecnológico, deixará de diminuir significativamente após a geração A10, prevista para 2030 ou 2031.
A partir daí, simplesmente reduzir o tamanho dos transistores não será mais suficiente para aumentar a densidade; eles precisarão ser empilhados. Essa mudança de paradigma tem um nome: transistores CFET (Complementary FET).
Essa estratégia não é nova, embora até agora fosse uma promessa distante. E o interessante é que o roteiro do IMEC define uma data e um contexto para ela, conectando-a diretamente com tudo o que explicamos em nossos artigos dedicados aos equipamentos de fotolitografia UVE Hyper-NA. Essas máquinas serão necessárias para a fabricação desses chips, embora ainda estejam sendo desenvolvidas pela ASML.
Por que a tecnologia CFET tornará os transistores GAA obsoletos?
Os transistores Gate-All-Around (GAA), que a indústria de semicondutores começou a adotar em massa na geração de 2 nm, ainda têm futuro. O IMEC estima que essa arquitetura permanecerá viável até a geração A10, que chegará em 2030 ou 2031, dando-lhe uma vida útil de cerca de sete anos a partir de seu lançamento.
É um prazo razoável em comparação com as gerações anteriores de transistores, mas o centro de pesquisa belga já deixa claro que ela tem um prazo de validade.
O problema fundamental é geométrico. Os transistores GAA aprimoraram o controle eletrostático do canal ao envolver completamente o gate, mas ainda posicionam os materiais tipo n e tipo p lado a lado no plano horizontal.
Essa configuração tem um limite físico claro: chegará um ponto em que a distância entre eles não poderá mais ser reduzida sem comprometer o desempenho elétrico do chip. É exatamente isso que começará a acontecer com a chegada da geração A10, segundo o IMEC.
Os transistores CFET resolvem esse problema empilhando o material tipo n diretamente sobre o material tipo p, verticalmente. O roadmap do IMEC coloca sua chegada como fortes candidatos para a produção de chips na geração A7, planejada para 2033. Além disso, vincula explicitamente a necessidade de sistemas de alimentação na parte traseira do wafer, que o IMEC considera obrigatórios nessa arquitetura.
A partir daí, o próprio roteiro prevê uma evolução em duas fases: primeiro virá a tecnologia CFET sequencial e, posteriormente, as estruturas CFET ligadas, já na geração A3 por volta de 2038.
O aspecto mais interessante dessa abordagem é que ela altera o significado da Lei de Moore. O IMEC reconhece que o espaçamento entre os contatos de polissilício praticamente não mudará entre as gerações A10 e A5. Ele está estagnado em 42 nm há vários anos. Os ganhos de densidade que tradicionalmente medíamos em nanômetros de transistores individuais agora dependem da altura da célula e de quantas camadas podem ser empilhadas verticalmente.
É, de certa forma, uma confissão: o escalonamento horizontal está atingindo seus limites, mas a indústria encontrou uma terceira dimensão na qual pode continuar crescendo.
Imagem de capa | Samsung
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