A SMIC ( Semiconductor Manufacturing International Corp ), maior fabricante de semicondutores da China, vem trabalhando no desenvolvimento de sua própria fotolitografia de 5 nm há pelo menos dois anos . No início de fevereiro de 2024, o Financial Times relatou ter tido acesso a dois especialistas na indústria de circuitos integrados que argumentaram que a empresa estava finalizando o refinamento de seus processos de fabricação de semicondutores em suas máquinas de litografia ultravioleta profunda (UV).
Seu objetivo era ter a tecnologia necessária para produzir em massa chips de 5 nm antes do final de 2024, embora não tenha conseguido. Se esse projeto tivesse sido bem-sucedido, seus chips de 5 nm provavelmente já teriam visto a luz do dia, e possivelmente até os primeiros dispositivos da Huawei ou de qualquer outro cliente SMIC equipados com esse tipo de circuito integrado teriam chegado ao mercado. Seja como for, parece que essa tecnologia agora está pronta.
O desafio que a SMIC enfrenta é o rendimento do wafer.
De acordo com o Dr. Kim, um especialista em fabricação de CI que trabalhou na Samsung e atualmente está fazendo pesquisas para a TSMC nos EUA, a SMIC está prestes a iniciar a produção de chips de 5 nm. É perfeitamente crível porque, como acabamos de ver, sabemos com certeza que esta empresa vem trabalhando nesta tecnologia há vários anos. E o Dr. Kim também é uma fonte confiável. No entanto, este especialista destacou algo crucial que não devemos ignorar: o rendimento de wafers que a SMIC alcançou atualmente em seus nós de 5 nm é inferior a 30%.
Quando os fabricantes de semicondutores produzem um wafer de chip, alguns desses núcleos não funcionam corretamente. É normal. Quando um novo nó litográfico é lançado, seu rendimento por wafer geralmente tem uma ampla margem de melhoria, mas, aos poucos, à medida que os engenheiros refinam seus processos de integração, esse parâmetro melhora. Uma litografia madura pode proporcionar rendimentos muito altos aos fabricantes de circuitos integrados, mas a tecnologia emergente geralmente fica em torno da marca de 50% de rendimento, resultando em apenas metade dos chips produzidos funcionando corretamente.
O problema é que para uma tecnologia de integração ser economicamente viável, seu rendimento por wafer deve ser de pelo menos 70% . E, como acabamos de ver, o Dr. Kim afirma que o nó de 5 nm da SMIC está abaixo de 30%. Objetivamente, este é um desempenho muito baixo, mas sabemos o que explica este valor baixo: a técnica utilizada por este fabricante para produzir estes semicondutores. É conhecido como padronização múltipla , e a SMIC o utiliza há mais de um ano e meio para fabricar chips de 7 nm para a Huawei e outros clientes.
Essa estratégia consiste em transferir o padrão para o wafer em várias passagens com o objetivo de aumentar a resolução do processo litográfico. Funciona, mas é responsável pelo fato de que o rendimento por wafer é claramente melhorável. Os engenheiros da SMIC foram forçados a recorrer a padrões múltiplos porque as sanções dos EUA e da Holanda impedem a ASML de vender seu equipamento de litografia ultravioleta extrema (EUV), ideal para fabricar chips de 7 nm ou menores, para clientes chineses.
Com as máquinas UVP da SMIC, será muito difícil atingir o rendimento ideal de wafers, então seus CIs de 5 nm provavelmente serão escassos e caros. A solução definitiva para esse problema para a SMIC, Huawei e outras empresas chinesas de semicondutores envolve inevitavelmente o desenvolvimento de seus próprios equipamentos de litografia UVE. Eles estão nisso.
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